IEEE Standard for Verilog Hardware Description Language (IEEE Std 1364-2005)

Официальный стандарт IEEE Std 1364-2005 определяет язык описания аппаратуры Verilog HDL — формальную нотацию, предназначенную для использования на всех этапах создания электронных систем. Документ является пересмотром стандарта IEEE Std 1364-2001 и опубликован 7 апреля 2006 года.

Стандарт описывает синтаксис и семантику языка Verilog HDL, который применяется для разработки, верификации, синтеза и тестирования аппаратных проектов, а также для обмена данными о проектировании и сопровождения аппаратных решений. Благодаря тому, что язык одновременно читаем и машиной, и человеком, он широко используется в маршрутах проектирования цифровых систем.

Основная аудитория стандарта — разработчики инструментов поддержки языка и продвинутые пользователи Verilog. Документ включает описание Programming Language Interface (PLI), позволяющего расширять функциональность симуляторов и интегрировать их с внешними приложениями.

Стандарт охватывает ключевые концепции языка: модули, порты, типы данных, операторы, временные задержки, события, задачи и функции, а также механизмы моделирования и синтеза. Он служит нормативной базой для разработчиков САПР и инженеров, работающих с цифровой схемотехникой и FPGA.

Документ является обязательным справочным материалом для специалистов в области проектирования цифровых интегральных схем, верификации и разработки EDA-инструментов.